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通过自定义一个AXI4接口的IP核，通过AXI_HP接口对PS端DDR3进行读写测试 系统框图 
DDR3test就是17_自定义带AXI接口IP核创建的IP核
ZYNQ_PS配置
使能HP接口 
打开时钟复位信号 
配置使能时钟，为==HP接口和自定义AXI4 IP核提供时钟== 
添加自定义AXI IP核
将ip核工程文件拷贝到此工程路径 
添加IP到ip库 
添加ip核到block design（适配型号一定要包含，要不找不到），自动连接 
将信号引出到外部 
DDR3的地址是0x0000_0000-0x1FFF_FFFF 
因此block design中的基地址也需要更改 
生成顶层 
这个报错是因为没有配置axi_user的接口为0，看上图，配0就行 生成顶层完成后给3个引脚进行管脚分配 生成bit流，导出到SDK
输入字符c开始读DDDR，从其实地址开始读数据，每次读4个字节数据，直到读到4096（读1024次） 
run configurations以后输入c读ddr，发现与预期不符 预期是按下按键fpga才会往ddr里输入数据 但是运行程序后直接读出来数据了（未写过的DDR理应是随机值） 
==原因：axi4的init-axi-txn默认是高电平触发，而按键默认也是高电平，按键需取反== 加个取反逻辑ip核 
接线 
调试信号debug，自动连接，自动生成ila 
修改ila采样深度 
ctrl + s ，generate output product 掉电 首次读是随机数 
写完DDR以后读是递增数 
贡献者
dz13718198068